PVT(Process, Voltage, Temperature) Variation

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출처:

https://www.physicaldesign4u.com/2020/07/pvt-process-voltage-temperature.html

PVT (Process, Voltage, Temperature)

https://vlsi-soc.blogspot.com/2012/06/pvt-and-how-they-impact-timing.html

PVTs and How They Impact Timing

 

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PVT variation에서 P, V, T는 각각 process, voltage, temperature를 뜻합니다.

 

 

Process

반도체 공정마다 회로의 성능이 달라지고, 반도체 공정 시, 한 wafer 내에 몇백만 개의 칩이 있는데 그들 간에도 성능 차이가 발생합니다.

CMOS를 이루는 NMOS와 PMOS 속도가 서로 다를 수 있는데 NMOS, PMOS의 속도(fast/slow)에 따라 ff, ss, fs 등으로 나뉩니다.

출처: https://blog.naver.com/narabaljeon/220951378006

1. Wafer 중심부의 칩들은 의도대로 제작되지만 가장자리 칩들에는 오차가 발생합니다. (Doping 정도 차이, EUV 패턴의 두께 차이 등으로 인한 차이입니다.)
2. 공정 최소 선폭 길이(feature)가 감소할수록 delay가 작아집니다. MOSFET의 전류가 L에 반비례하기 때문에 40nm 공정이 130nm 공정보다 큰 전류가 흐르고, capacitor의 충/방전이 빨라지므로 delay가 줄어듭니다.

 

 

Voltage

칩에 가하는 supply voltage 자체가 시간에 따라 변할 수 있고, supply voltage가 칩에 전해지는 power grid 자체에 resistance와 capacitance가 있습니다.

따라서 supply voltage로부터 먼 칩들에는 IR drop으로 인해 작은 voltage가 공급됩니다.

 

 

 

Temperature

칩 내부의 트랜지스터 밀도가 균일하지 않아 variation이 발생합니다. 

어떤 부분은 밀도가 높아 switching이 많이 발생하여 power 소모가 크고, 어떤 부분은 밀도가 낮아 power 소모가 작습니다.

Power 소모가 큰 부분은 온도가 높고, power 소모가 작은 부분은 온도가 낮겠죠.

 

Power 소모의 원인으로는 switching, short circuit, leakage power consumption 등이 있는데, 이 중 switching이 가장 주요한 원인이라고 합니다.

회로의 delay는 온도에 비례합니다.

온도가 높을수록 회로의 delay도 커진다는 것이죠.

항상 그런 것은 아니고, deep sub-micron technology(빠른 스위칭을 하는 작은 트랜지스터를 사용)에서는 이와 반대의 양상이 나타나는 temperature inversion이 일어납니다.

 

 

 

Delay vs P, V, T

위에서 설명한 내용에 의해, process, voltage, temperature의 변화에 따른 delay는 아래와 같게 됩니다.

출처: https://vlsi-soc.blogspot.com/2012/06/pvt-and-how-they-impact-timing.html