CS Stage(4) - Active Load [Razavi][Ch3]

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참고: Behzad Razavi, Design of Analog CMOS Integrated Circuits, Second Edition

Chapter 3 - Single-Stage Amplifiers (pg. 59~60)

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3.3. Common Source Stage

3.3.4. CS Stage with Active Load

CS Stage with Active Load

'3.3.3. CS Stage with Current-Source load' 파트의 마지막에서, PMOS M2에 고정 전압 Vb를 인가해서 M2를 current source로 쓴 경우를 살펴봤습니다.

아래 글의 마지막 부분입니다. 

Common Source Stage(3)-Current-Source Load [Razavi][Ch3]

 

 

그런데 Fig. 3.20(a)처럼 M2에도 Vin을 인가한다면 M2를 amplifying device, 혹은 active load로 사용할 수 있습니다.

 

M1과 M2 모두 saturation에 있고, Vin이 ΔVo만큼 증가했다고 생각해 봅시다.

그러면 두 가지 변화가 나타나는데, (1) Id1이 증가하여 Vout이 작아지고, (2) M2가 output node에 전류를 덜 공급하여 Vout이 작아집니다.

둘다 Vout이 작아지는 변화라 voltage gain이 커집니다.

 

이 회로의 small-signal model을 그리면 Fig. 3.20(b)처럼 M1과 M2가 parallel하게 연결된 구조가 되고, 이를 정리하면 Fig. 3.20(c)가 됩니다.

Fig. 3.20(c)로부터 (3.48)의 gain 식을 얻을 수 있습니다.

 

 

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M2 as an Amplifying Device (Active Load)

Fig. 3.20(a)의 회로를 M2를 current source로 쓴 Fig. 3.18과 비교했을 때, output resistance는 ro1||ro2로 같지만, M2를 active load로 썼을 때 transconductance가 gm1+gm2로 더 크죠.

 

Fig. 3.20(a)의 구조를 “complementary CS stage”라고도 합니다.

Fig. 3.20(a)의 amplifier를 설계할 때 주의할 점이 2가지 있습니다.

첫째, M1와 M2의 bias current가 PVT variation의 영향을 많이 받습니다.

PVT variation에 관한 내용은 아래 링크를 참고해 주세요. 

PVT(Process, Voltage, Temperature) Variation

 

 

다시 돌아와서, M2를 active load로 사용하면 PVT variation에 의한 영향이 증가한다고 했었죠.

Vgs1+|Vgs2| = Vdd이므로, PVT에 의한 Vdd나 Vth의 변화가 Vgs1, Vgs2에 직접적인 변화를 일으켜서 Id1, Id2을 변화시킵니다.

M2를 active load로 사용할 때 두 번째로 주의할 점은,amplifier가 supply voltage variation(supply noise)을 증폭해 버린다는 것입니다.

 

이를 이해하기 위해 Fig. 3.21의 회로를 봅시다.

M1, M2의 gate로 bias voltage Vb가 인가되어 M1, M2를 saturation 시키고 있습니다.

Vdd에서 Vout으로의 small-signal gain은 (3.50)과 같이 계산됩니다.

 

Vdd 변화에 따른 Vout의 변화가, 앞서 (3.48)에서 찾은, Vdd의 변화가 없을 때의 gain의 절반이나 됩니다.

이는 Ch5에서 자세히 다룹니다.

 

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다음 포스팅에서는 triode load를 가진 CS stage를 다루겠습니다. 

2024.11.05 - [CMOS IC Design] - CS Stage(5) - Triode Load [Razavi][Ch3]

CS Stage(5) - Triode Load [Razavi][Ch3]